Программное обеспечение для разработки HDL Verifier™

для проверкиПЛИС

Подтвердите VHDL и Verilog используя имитаторы HDL и benchesHDL Verifier™ теста FPGA-в--петли автоматически производит стенды теста для проверки дизайна Verilog® и VHDL®. Вы можете использовать MATLAB® или Simulink® сразу для того чтобы простимулировать ваш дизайн и после этого проанализировать свой ответ используя cosimulation HDL или FPGA-в--петлю с досками Xilinx® и Intel® FPGA. Этот подход исключает потребность создавать автономное Verilog или верификатор теста benches.HDL VHDL также производит компоненты которые повторно используют модели MATLAB и Simulink изначально в имитаторах от Cadence®, менторе Graphics®, и Synopsys®. Эти компоненты можно использовать как модели контролера проверки или как стимулы в более сложных окружающих средах тест-Суда как те которые используют всеобщую методологию проверки (UVM)